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在电路设计中，设计者有更多的机会能够控制信号完整性，对于高扇出的模块比如说时钟驱动器设计者可以选择用差分信号。

　　布局布线的准确性将会更加困难，在IC设计中对于布局布线工具必须包含全部的寄生参数提取，以实现对时钟偏移率和延迟的精确预测，最终的布线器将会和信号完整性工具集成到一起，如果信号完整性低于理想的阈值，将会重新布线。Synopsys 规划了Design Compiler的替代产品——Physical Compiler。Physical Compiler 将逻辑综合与信号完整性分析和布局相结合，以此解决信号完整性问题。Physical Compiler与Chip Architect、Clock Tree Compiler以及 Route Compiler等相结合，可提供一种支持深亚微米产品设计、综合和布局布线的方法。 Magma Design公司认识到，时序收敛是一种能够避免因长导线和位置邻近的导线间的信号方向和信号转换速率而引起的信号完整性问题。该公司采取的办法是，在设计师确定的约束条件下，先固定信号通路的时间设置，再改变布局来适应它。因此，即使拓扑结构变了，信号通路的特性仍保持不变。Cadence公司将它在几年前购买的综合技术与分析工具相结合而产生了PKS（物理智能综合）工具，其流程与Synopsys的产品相似。